Ethernet mac и phy что это
Обновлено: 07.07.2024
Автобус MII
Шина MII, указанная в IEEE802.3, является универсальной шиной, используемой для соединения различных типов PHY с одним и тем же сетевым контроллером (MAC). Сетевой контроллер может использовать один и тот же аппаратный интерфейс с любым PHY.
GMII (Gigabit MII)
GMII принимает8 битДанные интерфейса, рабочие часы 125 МГц, поэтому скорость передачи может достигать1000Mbps. ОдновременноСовместим с MIIУказанный рабочий режим 10/100 Мбит / с.
Структура данных интерфейса GMII соответствует стандарту IEEE Ethernet. См. Определение этого интерфейса в IEEE 802.3-2000.
Передатчик：
◇ GTXCLK— тактовый сигнал гигабитного сигнала TX .. (125 МГц)
◇ TXCLK - частота сигнала 10 / 100M
◇ TXD [7..0] —— Данные для отправки
◇ TXEN —— сигнал включения передатчика
◇ TXER - ошибка передатчика (используется для уничтожения пакета данных)
Примечание. На гигабитной скорости сигнал GTXCLK подается на PHY, TXD, TXEN, сигнал TXER синхронизируется с этим синхросигналом. В противном случае, со скоростью 10/100 Мбит / с, PHY обеспечивает тактовый сигнал TXCLK, а другие сигналы синхронизируются с этим сигналом. Его рабочая частота составляет 25 МГц (сеть 100M) или 2,5 МГц (сеть 10M).
приемник:
◇ RXCLK - прием тактового сигнала (извлеченный из полученных данных, поэтому он не связан с GTXCLK)
◇ RXD [7..0] —— Получение данных
◇ RXDV —— Индикация достоверности полученных данных
◇ RXER —— Индикация ошибки приема данных
◇ COL —— обнаружение конфликта (используется только в полудуплексном режиме)
Конфигурация управления
◇ Часы интерфейса с настройкой MDC
◇ Интерфейс ввода-вывода MDIO-конфигурации
Интерфейс конфигурации управления управляет характеристиками PHY. Этот интерфейс имеет 32 адреса регистра, каждый адрес 16 бит. Среди них первые 16 определены в «Функции управления IEEE 802.3, 2000-22.2.4», а остальные определяются каждым устройством.
Упростите медиа-независимый интерфейс
Это один из стандартных интерфейсов Ethernet, у которого меньше операций ввода-вывода, чем у MII. Порт RMII использует два провода для передачи данных,
Порт MII использует 4 провода для передачи данных,
GMII использует 8 проводов для передачи данных.
MII / RMII - это просто интерфейс. Для линейной скорости 10M скорость MII составляет 2,5M, а RMII - 5M; для линейной скорости 100M скорость MII составляет 25M, а RMII - 50M.
MII / RMII используется для передачи пакетов Ethernet. Интерфейс MII / RMII - 4/2 бит. В Ethernet PHY для передачи по витой паре и оптическому волокну требуется преобразование из последовательного в параллельное, кодек и т. Д. Следуйте IEEE 802.3 (10M) / IEEE 802.3u (100M) / IEEE 802.1q (VLAN).
Многие специалисты знают, что топовое сетевое оборудование использует специальные чипы для обработки трафика. Я принимаю участие в разработке таких молотилок и хочу поделиться своим опытом в создании таких высокопроизводительных девайсов (со интерфейсами 10/40/100G Ethernet).
Для создания нового канала сетевики чаще всего берут оптику, пару SFP+ модулей, втыкают их в девайсы: лампочки радостно загораются, пакеты начинают приходить: чип начинает их передавать получателям. Но как чип получает пакеты из среды передачи? Если интересно, то добро пожаловать под кат.
IEEE 802.3
Ethernet — это стандарт, принятый ассоциацией IEEE. Стандарты 802.3 охватывают все возможные разновидности Ethernet (от 10M до 100G). Сконцентрируемся на конкретной реализации физического уровня: 10GBASE-R («обычный» 10G, без излишеств).
На этом рисунке показаны уровни модели OSI и то, как они отображаются на подуровни протокола Ethernet.
- PHY — физический подуровень.
- MAC — подуровень управления доступом к среде.
- PMD — обеспечивает передачи и приема отдельных бит на физическом интерфейсе.
- PMA — обеспечивает сериализацию/десериализацию данных, а так же выделение клока из последовательных данных (на приеме)
- PCS — обеспечивает скремблирование/дескремблирование, а так же кодирование/декодирование (64b/66b) блоков данных
- XGXS — XGMII расширитель: используется если PHY и MAC находится на расстоянии друг от друга (опционален).
- RECONCILIATION — подуровень, транслирующий XGMII в сигналы MAC.
- Medium — среда передачи.
- MDI — интерфейс, зависимый от среды передачи данных.
- XGMII — 10G интерфейс, независимый от среды передачи данных. Задача XGMII — обеспечить простое и дешевое соединение между PHY и MAC.
- XAUI — 10G интерфейс подключения к трансиверу.
Для каждого типа физического уровня может быть своя реализация отдельных PHY-подуровней: применяется различное кодирование, различные частоты передачи (длины волн), но четкое разделение на уровни везде прослеживается. Наличие независимого от среды интерфейса (XGMII) упрощает разработку прикладной логики чипов, т.к. при любом подключении разработчик где-то получит XGMII. О том, что собой представляет XGMII мы поговорим позже.
Самым близким к среде расположен подуровень PMD: его задачи решают специальные модули, которые хорошо известны сетевым специалистам:
| Тип модуля | Интерфейс |
|---|---|
| XENPAK | XAUI |
| X2 | XAUI |
| XFP | XFI |
| SFP+ | SFI |
В этой таблице уже есть знакомая аббревиатура: XAUI. Оставим рассмотрение XENPAK/X2 на середину статьи, и обратимся к наиболее популярным модулям: XFP и SFP+.
XFI/SFI
XFI и SFI фактически представляют собой один и тот же интерфейс: дифпара, работающая на скоростях от 9.95 до 11.10 гигабод. Набор скоростей обуславливается тем, что несколько стандартов могут использовать этот интерфейс: от 10GBASE-W WAN до 10GBASE-R over G.709. Нас интересует 10GBASE-R LAN с скоростью в 10.3125 гигабод. Одна дифпара используется для приема, другая — для передачи.
XFI/SFI подключается напрямую к ASIC/FPGA
Задачи подуровней PMA и PCS можно решить на чипе, где мы будем выполнять дальнейшую обработку Ethernet пакетов (после того, как выделим их из XGMII). Напомню, что в подуровне PMA необходимо на приеме выделить тактовую частоту и десериализовать входной сигнал. Такую работу могут выполнить специальные аппаратные блоки, которые для других задач нельзя использовать. Эти блоки называются трансиверами. На их подробное описание может уйти целая статья: кому интересно, могут посмотреть посмотреть блок-схему трансиверов в FPGA компании Altera.
После десериализации, данные попадают в подуровень PCS, где производится дескремблирование и декодирование (64b/66b) и отдаются данные в виде XGMII в сторону MAC'a. На передаче выполняются обратные действия.
PCS может быть реализован как с использованием специальных аппаратных блоков (Hard PCS), так и с помощью логики, доступной пользователю (Soft PCS). Разумеется, это утверждение справедливо только для FPGA: в ASIC'ах всё сделанно аппаратно. Производители FPGA закладывают аппаратные PCS блоки для стандартных протоколов, экономя разработчику время и ресурсы FPGA. Наличие таких блоков очень подкупает, т.к. многие стандартные протоколы по опыту работают из коробки, и для большинства из них код предоставляется бесплатно производителем FPGA.
Подключение через внешний чип-трансивер
Трансиверы в FPGA — вещь дорогая, дополнительный десяток трансиверов может значительно поднять цену на чип. Есть более дешевые чипы, с трансиверами, работающими на меньших скоростях (могут сериализовать/десериализовать данные на меньших частотах). Другим высокочастотным интерфейсом, который определен в секции 4 стандарта 802.3, является XAUI: 4 дифференциальные пары с скоростью передачи в 3.125 гигабод (для одной линии передачи).
При использовании XAUI возникает опциональный уровень XGXS, который позволяет отдалить PHY и MAC друг от друга на расстояние. Например, выполнять в разных чипах.
Задачу PMA и PCS в таком подключении могут выполнить специальные 10G трансиверы (Допускаю, что может возникнуть путаница, т.к. чуть ранее «трансиверы» вспыли в FPGA, и теперь тут возникает этот термин. Между прочим, модули XFP/SFP+ тоже называются трансиверами.)
- Необходимо четыре трансивера (четыре аппаратных блока), т.к. используется 4 дифпары для этого интерфейса.
- XAUI PCS использует кодирование 8b/10b. В 10G PCS применяется 64b/66b.
Некоторые PHY-трансиверы могут сразу выдавать на пины интерфейс XGMII и тогда трансиверы в ASIC/FPGA не надо использовать:
- Большой расход пинов: в варианте XGMII у одного чипа используется минимум 78 ножек, против 16 в варианте с XAUI.
- Параллельные интерфейсы могут требовать выравнивания дорожек по плате, что иногда бывает нетривиальным.
Подключение XENPAK/X2
Как я и обещал, мы добрались до этих типов модулей. Несложно увидеть, что их подключение сводится ко второму варианту, только без использования внешнего чипа-трансивера. Модуль возьмет на себя задачи подуровней PMD, PMA и PCS.
XGMII
XGMII определяется в clause 46 стандарта 802.3. Этот интерфейс состоит из независимого приема и передачи. Каждое из направлений имеет 32-битную шину данных (RXD/TXD [31:0]), четыре контрольных сигнала (RXC/TXC [3:0]) и клок, по которому работает направление (RX_CLK/TX_CLK). В стандарте определено, что шины данных и контрольных сигналов анализируются на каждый фронт клока (DDR). По шине данных идёт сам пакет, контрольные сигналы определяют начало помогают «выделять» начало и конец пакета, а так же сообщают об авариях.
- Шина 36 бит (32 + 4) на частоте 312.5 МГц.
- Шина 72 бит (32 * 2 + 4 * 2) на частоте 156.25 МГц.
300 МГц могут себе позволить только топовые (читай, дорогие) FPGA.
- Пропреитарное. После покупки лицензии на такое IP-ядро, вы (чаще всего) получаете зашифрованные исходники (без возможности модификации) и нет особого ограничения на количество чипов, в которых можно использовать это ядро. Пример.
- С открытым кодом. Такие ядра очень полезны для новичков, т.к. код открыт, и можно разобраться как работает. Лицензия на использование определяется отдельно. Пример.
- Самописное.
Чаще всего такое ядро реализуется на логике, которая доступна для пользовательских задач. Однако, есть производитель FPGA, который MAC-ядра реализовал аппаратно, экономя ресуры пользователю.
MAC-ядро, выделив пакет из XGMII и разместив пакет во внутренней памяти чипа, «передает» контроль над пакетом прикладной логике чипа: парсерам, фильтрам, системам коммутации и пр. К примеру, если чип стоит на сетевой карте и будет принято решение о том, что надо пакет переслать на хост, то он может быть отправлен с помощью PCIe в оперативную память, подключенную к CPU.
Личный опыт
С L1 в большей степени приходится сталкиваться инженерам-схемотехникам, которые разводят платы для приборов. FPGA-программисты с этим работают только в начале подъема железа: когда заработал XGMII и все трансиверы прошли тесты, то мы концентрируемся на том, как сделать обработку трафика. В одном приборе сделано подключение по первому варианту: SFI напрямую заходит в FPGA. В двух других по второму варианту (с использованием трансивера и XAUI). Так же есть девайс у которого есть подключение как напрямую SFI, так и через XAUI, но без трансивера (FPGA подключается к другому чипу).
Для использования внешних трансиверов (да и вообще, большинства специализированных чипов) необходимо подписать NDA. С этим особых проблем чаще всего не возникает. Вместе с NDA выдаются различные доки, например, настройки регистров чипа. Из опыта работы с трансиверами от двух разных производителей замечу, что при подъеме железа в первой партии стабильно возникают какие-то проблемы с настройкой трансивера, которые относительно быстро решались: трансиверы многофункциональные и иногда для настройки на необходимый режим работы надо пошаманить. Иногда бывает, что документация на чипы бывает очень плохая, и приходиться перебирать разные варианты, а техподдержка не отвечает или открыто заявляет, что поддержку по этим чипам она не осуществляет.
Один из плюсов использования чипа-трансивера является то, что вместе с документацией может распространяться набор прошивок-настроек, которые необходимо загружать в трансивер при установке определенного типа модуля. На сколько я понимаю, эти прошивки производят хитрую настройку эквалайзеров, без которой определенный тип модулей будет работать с битовыми ошибками. Один из таких SFP+ модулей (с лимитирующим усилителем) лечился именно таким образом. Если подключаться без трансивера, то такие настройки надо готовить самим для ASIC/FPGA, что может быть нетривиальной задачей.
Наличие интерфейса, который независим от среды передачи, очень упрощает жизнь, т.к. код (application logic: парсеры, генераторы, анализаторы, фильтры, и пр.) очень легко портировать из старых проектов в новые, т.к. не важно, какой тип подключения использовался.
Подключение (и обработка) 40G/100G к ASIC/FPGA похожа на 10G, однако, там есть свои нюансы. Если будет интересно, этому можно будет посвятить отдельную статью, правда, большой она не будет.
Hello, habr!
Возьмем обычный UDP-пакет с строчкой «Hello, habr!» и отправим на прибор, что бы посмотреть, как он будет выглядеть на XGMII.
У меня на столе лежит разобранный девайс, на котором чаще всего происходит тестирование новых фич: используем его для наглядного примера. Для этого подготовим специальную прошивку и подключим отладчик, чтобы увидеть сигналы внутри чипа. Подключение 10G сделано по второму варианту: с помощью внешнего трансивера, который отдает данные по XAUI в сторону FPGA. Этот трансивер двухканальный: может работать с двумя SFP+.
Как выглядит XGMII (и наш пакет) внутри FPGA:
В этом приборе внутри FPGA используется 72 битная шина XGMII, работающая на по положительному фронту частоты 156.25 МГц.
Спасибо за уделенное время и внимание! Если появились вопросы, задавайте без сомнений.
Многие специалисты знают, что топовое сетевое оборудование использует специальные чипы для обработки трафика. Я принимаю участие в разработке таких молотилок и хочу поделиться своим опытом в создании таких высокопроизводительных девайсов (со интерфейсами 10/40/100G Ethernet).
Для создания нового канала сетевики чаще всего берут оптику, пару SFP+ модулей, втыкают их в девайсы: лампочки радостно загораются, пакеты начинают приходить: чип начинает их передавать получателям. Но как чип получает пакеты из среды передачи? Если интересно, то добро пожаловать под кат.
IEEE 802.3
Ethernet — это стандарт, принятый ассоциацией IEEE. Стандарты 802.3 охватывают все возможные разновидности Ethernet (от 10M до 100G). Сконцентрируемся на конкретной реализации физического уровня: 10GBASE-R («обычный» 10G, без излишеств).
На этом рисунке показаны уровни модели OSI и то, как они отображаются на подуровни протокола Ethernet.
- PHY — физический подуровень.
- MAC — подуровень управления доступом к среде.
- PMD — обеспечивает передачи и приема отдельных бит на физическом интерфейсе.
- PMA — обеспечивает сериализацию/десериализацию данных, а так же выделение клока из последовательных данных (на приеме)
- PCS — обеспечивает скремблирование/дескремблирование, а так же кодирование/декодирование (64b/66b) блоков данных
- XGXS — XGMII расширитель: используется если PHY и MAC находится на расстоянии друг от друга (опционален).
- RECONCILIATION — подуровень, транслирующий XGMII в сигналы MAC.
- Medium — среда передачи.
- MDI — интерфейс, зависимый от среды передачи данных.
- XGMII — 10G интерфейс, независимый от среды передачи данных. Задача XGMII — обеспечить простое и дешевое соединение между PHY и MAC.
- XAUI — 10G интерфейс подключения к трансиверу.
Для каждого типа физического уровня может быть своя реализация отдельных PHY-подуровней: применяется различное кодирование, различные частоты передачи (длины волн), но четкое разделение на уровни везде прослеживается. Наличие независимого от среды интерфейса (XGMII) упрощает разработку прикладной логики чипов, т.к. при любом подключении разработчик где-то получит XGMII. О том, что собой представляет XGMII мы поговорим позже.
Самым близким к среде расположен подуровень PMD: его задачи решают специальные модули, которые хорошо известны сетевым специалистам:
| Тип модуля | Интерфейс |
|---|---|
| XENPAK | XAUI |
| X2 | XAUI |
| XFP | XFI |
| SFP+ | SFI |
В этой таблице уже есть знакомая аббревиатура: XAUI. Оставим рассмотрение XENPAK/X2 на середину статьи, и обратимся к наиболее популярным модулям: XFP и SFP+.
XFI/SFI
XFI и SFI фактически представляют собой один и тот же интерфейс: дифпара, работающая на скоростях от 9.95 до 11.10 гигабод. Набор скоростей обуславливается тем, что несколько стандартов могут использовать этот интерфейс: от 10GBASE-W WAN до 10GBASE-R over G.709. Нас интересует 10GBASE-R LAN с скоростью в 10.3125 гигабод. Одна дифпара используется для приема, другая — для передачи.
XFI/SFI подключается напрямую к ASIC/FPGA
Задачи подуровней PMA и PCS можно решить на чипе, где мы будем выполнять дальнейшую обработку Ethernet пакетов (после того, как выделим их из XGMII). Напомню, что в подуровне PMA необходимо на приеме выделить тактовую частоту и десериализовать входной сигнал. Такую работу могут выполнить специальные аппаратные блоки, которые для других задач нельзя использовать. Эти блоки называются трансиверами. На их подробное описание может уйти целая статья: кому интересно, могут посмотреть посмотреть блок-схему трансиверов в FPGA компании Altera.
После десериализации, данные попадают в подуровень PCS, где производится дескремблирование и декодирование (64b/66b) и отдаются данные в виде XGMII в сторону MAC'a. На передаче выполняются обратные действия.
PCS может быть реализован как с использованием специальных аппаратных блоков (Hard PCS), так и с помощью логики, доступной пользователю (Soft PCS). Разумеется, это утверждение справедливо только для FPGA: в ASIC'ах всё сделанно аппаратно. Производители FPGA закладывают аппаратные PCS блоки для стандартных протоколов, экономя разработчику время и ресурсы FPGA. Наличие таких блоков очень подкупает, т.к. многие стандартные протоколы по опыту работают из коробки, и для большинства из них код предоставляется бесплатно производителем FPGA.
Подключение через внешний чип-трансивер
Трансиверы в FPGA — вещь дорогая, дополнительный десяток трансиверов может значительно поднять цену на чип. Есть более дешевые чипы, с трансиверами, работающими на меньших скоростях (могут сериализовать/десериализовать данные на меньших частотах). Другим высокочастотным интерфейсом, который определен в секции 4 стандарта 802.3, является XAUI: 4 дифференциальные пары с скоростью передачи в 3.125 гигабод (для одной линии передачи).
При использовании XAUI возникает опциональный уровень XGXS, который позволяет отдалить PHY и MAC друг от друга на расстояние. Например, выполнять в разных чипах.
Задачу PMA и PCS в таком подключении могут выполнить специальные 10G трансиверы (Допускаю, что может возникнуть путаница, т.к. чуть ранее «трансиверы» вспыли в FPGA, и теперь тут возникает этот термин. Между прочим, модули XFP/SFP+ тоже называются трансиверами.)
- Необходимо четыре трансивера (четыре аппаратных блока), т.к. используется 4 дифпары для этого интерфейса.
- XAUI PCS использует кодирование 8b/10b. В 10G PCS применяется 64b/66b.
Некоторые PHY-трансиверы могут сразу выдавать на пины интерфейс XGMII и тогда трансиверы в ASIC/FPGA не надо использовать:
- Большой расход пинов: в варианте XGMII у одного чипа используется минимум 78 ножек, против 16 в варианте с XAUI.
- Параллельные интерфейсы могут требовать выравнивания дорожек по плате, что иногда бывает нетривиальным.
Подключение XENPAK/X2
Как я и обещал, мы добрались до этих типов модулей. Несложно увидеть, что их подключение сводится ко второму варианту, только без использования внешнего чипа-трансивера. Модуль возьмет на себя задачи подуровней PMD, PMA и PCS.
XGMII
XGMII определяется в clause 46 стандарта 802.3. Этот интерфейс состоит из независимого приема и передачи. Каждое из направлений имеет 32-битную шину данных (RXD/TXD [31:0]), четыре контрольных сигнала (RXC/TXC [3:0]) и клок, по которому работает направление (RX_CLK/TX_CLK). В стандарте определено, что шины данных и контрольных сигналов анализируются на каждый фронт клока (DDR). По шине данных идёт сам пакет, контрольные сигналы определяют начало помогают «выделять» начало и конец пакета, а так же сообщают об авариях.
- Шина 36 бит (32 + 4) на частоте 312.5 МГц.
- Шина 72 бит (32 * 2 + 4 * 2) на частоте 156.25 МГц.
300 МГц могут себе позволить только топовые (читай, дорогие) FPGA.
- Пропреитарное. После покупки лицензии на такое IP-ядро, вы (чаще всего) получаете зашифрованные исходники (без возможности модификации) и нет особого ограничения на количество чипов, в которых можно использовать это ядро. Пример.
- С открытым кодом. Такие ядра очень полезны для новичков, т.к. код открыт, и можно разобраться как работает. Лицензия на использование определяется отдельно. Пример.
- Самописное.
Чаще всего такое ядро реализуется на логике, которая доступна для пользовательских задач. Однако, есть производитель FPGA, который MAC-ядра реализовал аппаратно, экономя ресуры пользователю.
MAC-ядро, выделив пакет из XGMII и разместив пакет во внутренней памяти чипа, «передает» контроль над пакетом прикладной логике чипа: парсерам, фильтрам, системам коммутации и пр. К примеру, если чип стоит на сетевой карте и будет принято решение о том, что надо пакет переслать на хост, то он может быть отправлен с помощью PCIe в оперативную память, подключенную к CPU.
Личный опыт
С L1 в большей степени приходится сталкиваться инженерам-схемотехникам, которые разводят платы для приборов. FPGA-программисты с этим работают только в начале подъема железа: когда заработал XGMII и все трансиверы прошли тесты, то мы концентрируемся на том, как сделать обработку трафика. В одном приборе сделано подключение по первому варианту: SFI напрямую заходит в FPGA. В двух других по второму варианту (с использованием трансивера и XAUI). Так же есть девайс у которого есть подключение как напрямую SFI, так и через XAUI, но без трансивера (FPGA подключается к другому чипу).
Для использования внешних трансиверов (да и вообще, большинства специализированных чипов) необходимо подписать NDA. С этим особых проблем чаще всего не возникает. Вместе с NDA выдаются различные доки, например, настройки регистров чипа. Из опыта работы с трансиверами от двух разных производителей замечу, что при подъеме железа в первой партии стабильно возникают какие-то проблемы с настройкой трансивера, которые относительно быстро решались: трансиверы многофункциональные и иногда для настройки на необходимый режим работы надо пошаманить. Иногда бывает, что документация на чипы бывает очень плохая, и приходиться перебирать разные варианты, а техподдержка не отвечает или открыто заявляет, что поддержку по этим чипам она не осуществляет.
Один из плюсов использования чипа-трансивера является то, что вместе с документацией может распространяться набор прошивок-настроек, которые необходимо загружать в трансивер при установке определенного типа модуля. На сколько я понимаю, эти прошивки производят хитрую настройку эквалайзеров, без которой определенный тип модулей будет работать с битовыми ошибками. Один из таких SFP+ модулей (с лимитирующим усилителем) лечился именно таким образом. Если подключаться без трансивера, то такие настройки надо готовить самим для ASIC/FPGA, что может быть нетривиальной задачей.
Наличие интерфейса, который независим от среды передачи, очень упрощает жизнь, т.к. код (application logic: парсеры, генераторы, анализаторы, фильтры, и пр.) очень легко портировать из старых проектов в новые, т.к. не важно, какой тип подключения использовался.
Подключение (и обработка) 40G/100G к ASIC/FPGA похожа на 10G, однако, там есть свои нюансы. Если будет интересно, этому можно будет посвятить отдельную статью, правда, большой она не будет.
Hello, habr!
Возьмем обычный UDP-пакет с строчкой «Hello, habr!» и отправим на прибор, что бы посмотреть, как он будет выглядеть на XGMII.
У меня на столе лежит разобранный девайс, на котором чаще всего происходит тестирование новых фич: используем его для наглядного примера. Для этого подготовим специальную прошивку и подключим отладчик, чтобы увидеть сигналы внутри чипа. Подключение 10G сделано по второму варианту: с помощью внешнего трансивера, который отдает данные по XAUI в сторону FPGA. Этот трансивер двухканальный: может работать с двумя SFP+.
Как выглядит XGMII (и наш пакет) внутри FPGA:
В этом приборе внутри FPGA используется 72 битная шина XGMII, работающая на по положительному фронту частоты 156.25 МГц.
Спасибо за уделенное время и внимание! Если появились вопросы, задавайте без сомнений.
Для создания платформы сетевой инфраструктуры на развивающемся рынке сетевых транспортных средств, компания Marvell полагается на технологию Ethernet.
На этой неделе компания объявила о создании первой в отрасли PHY-микросхемы, работающей на основе гигабитной Ethernet-сети. В эту микросхему также встроена технология контроля доступа к медиаданным (MACsec), обеспечивающая безопасность на втором уровне.
Технология MACsec обеспечивает защиту всех этапов передачи данных в автомобильных сетях. Новая PHY-микросхема защищена от угроз безопасности на 2 уровне (перехватов, атак посредника и атак повторного воспроизведения).
Marvell может похвастаться своим рядом продуктов, формирующих «наиболее полную инфраструктуру для работы с данными». Все продукты в этой линейке специально предназначены для центров обработки данных. В перечень этих продуктов входит широкий спектр устройств: от процессоров каналов прямой передачи и процессоров передающего уровня до PHY-микросхем и коммутаторов для сетевых процессоров и процессоров безопасности.
Уилл Чу, вице-президент и генеральный менеджер автомобильного бизнес-подразделения Marvell, сказал EE Times: «Сейчас мы переносим наш опыт в области передовой инфраструктуры для обработки данных» на автомобильный рынок.
Marvell твердо намерена занять лидирующие позиции на рынке автомобильных Ethernet-сетей. Компаний первой на рынке представила 1000BASE-T1 PHY – защищенный автомобильный коммутатор с поддержкой гигабитного однопарного Ethernet-подключения и мультигигабинтную PHY-микросхему. В мае Marvell также приобрела Aquantia – лидера в области мультигигабитных Ethernet-подключений.
Вне всяких сомнений, все с нетерпением ждут распространения мультигигабитных сетей. В частности, в таких сетях нуждаются транспортные средства, у которых есть значительная потребность в увеличении пропускной способности сети, снижении задержек и повышении скорости подключения.
Впрочем, как заметил Иэн Ричс, вице-президент по общей практике в области automotive в Strategy Analytics, суровая реальность такова, что «на сегодняшний день интерфейсы для работы с гигабитными Ethernet-сетями слабо распространены». В основном такие интерфейсы встраивают в премиумные или новейшие платформы.
Безопасность и энергоэффективность
Новая PHY-микросхема 100/1000 BASE-T1 88Q222xM от Marvell обеспечивает поддержку мультигигабитных подключений, а также в нее встроена технология MACsec.
Эта микросхема также поддерживает стандарт TC10 от Open Alliance, который описывает «переход в спящий режим и пробуждение». Эта технология помогает снизить энергопотребление сетевых модулей в автомобиле. Чу утверждает, что энергоэффективность становится «все более важной автомобильной характеристикой».
Отвечая на вопрос о новом гигабитном PHY с поддержкой MACsec от Marvell, Ричс из Strategy Analytics сказал EE Times следующее: «Чем выше скорость, тем больше данных. Чем больше данных, тем выше вероятность возникновения проблем с безопасностью». Также он объяснил нам, что «MACsec – зрелый и надежный стандарт, позволяющий обнаруживать подозрительную активность в Ethernet-сетях, что позволяет обеспечивать защиту от перехватов, атак воспроизведения и атак посредников». «Наличие подобных легкодоступных методов, основанных на стандартах, позволит OEM-производителями разрабатывать комплексные решения для кибербезопасности, которые нужны как рынку, так и регулирующим органам».
Marvell утверждает, что 88Q22xM — это «самая экономичная с точки зрения энергии PHY с поддержкой гигабитного Ethernet-подключения». Это значит, что 88Q22xM даст OEM-производителям возможность разрабатывать энергоэффективные автомобильные сетевые архитектуры.
Движущие факторы внедрения гигабитных Ethernet-подключений в транспортные средства
Учитывая все обстоятельства, станут ли электромобили первыми транспортными средствами на рынке, использующими Ethernet-подключение? Рич из Strategy Analytics утверждает, что сам по себе рынок электромобилей не является основной движущей силой внедрения Ethernet в автомобильной отрасли.
В свою очередь, перечень ключевых факторов, побуждающих OEM-производителей внедрять гигабитные Ethernet-сети выглядит следующим образом: создание централизованной архитектуры транспортных средств, контроллеры доменов, расширение сетевой функциональности транспортных средств, системы ADAS и технологии беспилотной езды.
Автомобильный рынок в условиях пандемической экономики
Отраслевые аналитики прекрасно осведомлены о влиянии экономики Covid-19 на автомобильный рынок. Эгиль Юлиуссен, автор колонки «Egil’s Eye» в EE Times написал так: «Продажи автомобилей по всему миру резко упали и будут держаться ниже недавних показателей в течение примерно пяти лет (а может и больше – в зависимости от региона)».
Ричс из Strategy Analytics согласен с этой оценкой. «Разработка некоторых новых платформ будет замедлена в связи с сокращением бюджета и реструктуризацией, причиной чему стала пандемия Covid-19. В настоящий момент мы даем прогнозы до 2027 года. Мы по-прежнему ожидаем, что полноценная сетевая архитектура на основе контроллеров доменов и гигабитного Ethernet-подключения будет представлена в меньшей доле новых автомобилей».
Впрочем, Ричс добавил: «Все это не значит, что рост будет слабым – мы просто начинаем с низкого старта. Все дело в том, что сейчас всем приходится работать в худших социально-экономических условиях, с которыми автомобильная промышленность когда-либо сталкивалась в мирное время. Для того, чтобы распространить все эти технологии по разным платформам и модельным линейкам потребуется время».
Чу из Marvell делает более глобальную оценку. Насколько ему известно, 30 OEM-производителей уже изучают способы внедрения Ethernet в автомобили, и 10 ведущих компаний уже начали внедрять Ethernet в свои продукты три года назад. «Мы знаем, что для автомобильных OEM-производителей внедрение гигабитных Ethernet-сетей – это вопрос времени»
Marvell также утверждает, что 88Q222x производится в соответствии с автомобильными системами менеджмента качества и обеспечивает поддержку систем функциональной безопасности, благодаря чему OEM-производители могут реализовывать стандарт ISO 26262 на системном уровне. Микросхема проходит испытания с прошлого месяца. По словам Чу, массовое производство начнется в течение трех лет. 88Q22x будет изготавливаться TSMC с использованием автомобильного техпроцесса 16 нм FinFET.
НПП ИТЭЛМА всегда рада молодым специалистам, выпускникам автомобильных, технических вузов, а также физико-математических факультетов любых других высших учебных заведений.
У вас будет возможность разрабатывать софт разного уровня, тестировать, запускать в производство и видеть в действии готовые автомобильные изделия, к созданию которых вы приложили руку.
В компании организован специальный испытательный центр, дающий возможность проводить исследования в области управления ДВС, в том числе и в составе автомобиля. Испытательная лаборатория включает моторные боксы, барабанные стенды, температурную и климатическую установки, вибрационный стенд, камеру соляного тумана, рентгеновскую установку и другое специализированное оборудование.
Если вам интересно попробовать свои силы в решении тех задач, которые у нас есть, пишите в личку.
Мы большая компания-разработчик automotive компонентов. В компании трудится около 2500 сотрудников, в том числе 650 инженеров.
Мы, пожалуй, самый сильный в России центр компетенций по разработке автомобильной электроники. Сейчас активно растем и открыли много вакансий (порядка 30, в том числе в регионах), таких как инженер-программист, инженер-конструктор, ведущий инженер-разработчик (DSP-программист) и др.
У нас много интересных задач от автопроизводителей и концернов, двигающих индустрию. Если хотите расти, как специалист, и учиться у лучших, будем рады видеть вас в нашей команде. Также мы готовы делиться экспертизой, самым важным что происходит в automotive. Задавайте нам любые вопросы, ответим, пообсуждаем.
Читайте также: